【黑金教程笔记之003】【建模篇】akuei2的Verilog hdl心路

Verilog hdl不是“编程”是“建模”

Verilog hdl语言是一种富有“形状”的语言。

如果着手以“建模”去理解Verilog hdl语言，以“形状”去完成Verilog hdl语言的设计。在感觉上Verilog hdl + FPGA是“可所触及”，是一种“实实在在”的感觉，不相等于“编程”时的那种“抽象感”。

“低级建模”最基本最简单之意，建模习惯or风格。

原文：http://www.cnblogs.com/halflife/p/4077853.html