vcs编译verilog/sysverilog并执行

命令：

sverilog：表示支持systemverilog，如果只编译verilog不需要加

test.sv  :这个可以是一个systemverilog/verilog文件，也可以是一个filelist

-full64：表示使用64位的机器。

verilog中可执行的单元是module;systemverilog中可执行的单元可以是module还可以是program.

编译完后会在当前目录下生产一个simv的文件，直接执行simv就可以执行systemverilog/verilog代码了。

原文：https://www.cnblogs.com/yuandonghua/p/compile.html